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        <title>Pinout on KnightLi Blog</title>
        <link>https://knightli.com/es/tags/pinout/</link>
        <description>Recent content in Pinout on KnightLi Blog</description>
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        <language>es</language>
        <lastBuildDate>Mon, 04 May 2026 06:02:56 +0800</lastBuildDate><atom:link href="https://knightli.com/es/tags/pinout/index.xml" rel="self" type="application/rss+xml" /><item>
        <title>Notas de pinout del backplane del NAS TerraMaster F2-221</title>
        <link>https://knightli.com/es/2026/05/04/terramaster-f2-221-backplane-pinout/</link>
        <pubDate>Mon, 04 May 2026 06:02:56 +0800</pubDate>
        
        <guid>https://knightli.com/es/2026/05/04/terramaster-f2-221-backplane-pinout/</guid>
        <description>&lt;p&gt;Esta nota organiza el pinout no estandar del conector del backplane del TerraMaster F2-221 NAS. Su forma se parece a un conector de borde PCIe, pero no es una ranura PCIe estandar; es una interfaz de backplane personalizada por TerraMaster.&lt;/p&gt;
&lt;p&gt;El conector transporta al mismo tiempo senales SATA, alimentacion, reset y PCIe. Tras confirmar que PCIe1 x1 es utilizable, se puede fabricar un backplane propio para sacar una ranura M.2 M-key y usar un SSD NVMe como disco interno del sistema.&lt;/p&gt;
&lt;p&gt;La misma idea tambien aplica al TerraMaster F2-220. F2-220 y F2-221 usan plataformas distintas, pero ya hay pruebas reales en el foro de fnOS: el backplane F3 V1.1 puede reconocer NVMe en F2-220, y durante la instalacion de fnOS el sistema puede ver el disco NVMe. Lo que realmente requiere tratamiento adicional es que el BIOS antiguo puede no soportar arranque desde NVMe.&lt;/p&gt;
&lt;h2 id=&#34;conclusion&#34;&gt;Conclusion
&lt;/h2&gt;&lt;p&gt;El conector del backplane F2-221 contiene:&lt;/p&gt;
&lt;ul&gt;
&lt;li&gt;Senales de dos puertos SATA nativos.&lt;/li&gt;
&lt;li&gt;12V, 5V, 3.3V y GND.&lt;/li&gt;
&lt;li&gt;Senales relacionadas con control de alimentacion de discos SATA.&lt;/li&gt;
&lt;li&gt;&lt;code&gt;PERST#&lt;/code&gt;.&lt;/li&gt;
&lt;li&gt;Al menos un grupo utilizable de senales PCIe Gen2 x1.&lt;/li&gt;
&lt;li&gt;Algunas pistas de una segunda senal PCIe, pero sin verificacion completa.&lt;/li&gt;
&lt;/ul&gt;
&lt;p&gt;PCIe1 puede usarse para sacar una ranura M.2 M-key NVMe. En pruebas, el NVMe funciono en PCIe Gen2 x1 y el BIOS pudo reconocerlo y arrancar.&lt;/p&gt;
&lt;p&gt;El resultado real del F2-220 tambien apoya esta direccion: a nivel de hardware puede reconocer NVMe, pero en la fase de arranque del BIOS puede necesitar inyectar un modulo NVMe, y la opcion de arranque puede aparecer como &lt;code&gt;PATA&lt;/code&gt;.&lt;/p&gt;
&lt;h2 id=&#34;pinout-del-conector-de-backplane&#34;&gt;Pinout del conector de backplane
&lt;/h2&gt;&lt;p&gt;El conector se divide en lados B/A. &lt;code&gt;?&lt;/code&gt; significa no confirmado o no conectado, y &lt;code&gt;NC&lt;/code&gt; significa no conectado.&lt;/p&gt;
&lt;table&gt;
  &lt;thead&gt;
      &lt;tr&gt;
          &lt;th&gt;Pin&lt;/th&gt;
          &lt;th&gt;B side&lt;/th&gt;
          &lt;th&gt;A side&lt;/th&gt;
      &lt;/tr&gt;
  &lt;/thead&gt;
  &lt;tbody&gt;
      &lt;tr&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;12V&lt;/td&gt;
          &lt;td&gt;?&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;2&lt;/td&gt;
          &lt;td&gt;12V&lt;/td&gt;
          &lt;td&gt;12V&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;3&lt;/td&gt;
          &lt;td&gt;12V&lt;/td&gt;
          &lt;td&gt;12V&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;4&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;5&lt;/td&gt;
          &lt;td&gt;SATA1 A+&lt;/td&gt;
          &lt;td&gt;SATA1 B+&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;6&lt;/td&gt;
          &lt;td&gt;SATA1 A-&lt;/td&gt;
          &lt;td&gt;SATA1 B-&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;7&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
          &lt;td&gt;NC&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;8&lt;/td&gt;
          &lt;td&gt;5V&lt;/td&gt;
          &lt;td&gt;5V&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;9&lt;/td&gt;
          &lt;td&gt;5V&lt;/td&gt;
          &lt;td&gt;5V&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;10&lt;/td&gt;
          &lt;td&gt;?&lt;/td&gt;
          &lt;td&gt;5V&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;11&lt;/td&gt;
          &lt;td&gt;?&lt;/td&gt;
          &lt;td&gt;?&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;12&lt;/td&gt;
          &lt;td&gt;3.3V&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;13&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
          &lt;td&gt;3.3V&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;14&lt;/td&gt;
          &lt;td&gt;SATA2 A+&lt;/td&gt;
          &lt;td&gt;3.3V&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;15&lt;/td&gt;
          &lt;td&gt;SATA2 A-&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;16&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
          &lt;td&gt;SATA2 B+&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;17&lt;/td&gt;
          &lt;td&gt;PERST#&lt;/td&gt;
          &lt;td&gt;SATA2 B-&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;18&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;19&lt;/td&gt;
          &lt;td&gt;PCIe1 TX+&lt;/td&gt;
          &lt;td&gt;NC&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;20&lt;/td&gt;
          &lt;td&gt;PCIe1 TX-&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;21&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
          &lt;td&gt;PCIe1 RX+&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;22&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
          &lt;td&gt;PCIe1 RX-&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;23&lt;/td&gt;
          &lt;td&gt;PCIe1 REFCLK+&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;24&lt;/td&gt;
          &lt;td&gt;PCIe1 REFCLK-&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;25&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
          &lt;td&gt;PCIe2 RX+&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;26&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
          &lt;td&gt;PCIe2 RX-&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;27&lt;/td&gt;
          &lt;td&gt;PCIe2 TX+&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;28&lt;/td&gt;
          &lt;td&gt;PCIe2 TX-&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;29&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
          &lt;td&gt;PCIe2 REFCLK+&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;30&lt;/td&gt;
          &lt;td&gt;?&lt;/td&gt;
          &lt;td&gt;PCIe2 REFCLK-&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;31&lt;/td&gt;
          &lt;td&gt;?&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;32&lt;/td&gt;
          &lt;td&gt;GND&lt;/td&gt;
          &lt;td&gt;?&lt;/td&gt;
      &lt;/tr&gt;
  &lt;/tbody&gt;
&lt;/table&gt;
&lt;p&gt;PCIe1 tiene mas valor de referencia. PCIe2 no fue verificado por completo y solo debe tratarse como pista, no como base fiable de diseno.&lt;/p&gt;
&lt;p&gt;&lt;img src=&#34;https://knightli.com/2026/05/04/terramaster-f2-221-backplane-pinout/pinout-overview.svg&#34;
	
	
	
	loading=&#34;lazy&#34;
	
		alt=&#34;Diagrama del pinout del conector de backplane TerraMaster F2-221&#34;
	
	
&gt;&lt;/p&gt;
&lt;h2 id=&#34;juicio-sobre-el-origen-de-las-senales&#34;&gt;Juicio sobre el origen de las senales
&lt;/h2&gt;&lt;p&gt;El backplane original de dos bahias del F2-221 no tiene controlador PCIe a SATA; las senales SATA entran directamente al backplane desde el conector de la placa base. Las senales PCIe adicionales se deducen principalmente a partir de modelos de mas bahias de la misma serie.&lt;/p&gt;
&lt;p&gt;El backplane del TerraMaster F5-422 usa dos &lt;code&gt;ASM1061&lt;/code&gt; de ASMedia. &lt;code&gt;ASM1061&lt;/code&gt; es un controlador PCIe Gen2 x1 a doble SATA. Combinando esto con que Intel J3355 tiene 2 puertos SATA y 6 lanes PCIe Gen2, se puede inferir que los modelos de mas bahias expanden puertos SATA mediante PCIe.&lt;/p&gt;
&lt;p&gt;Por tanto, es razonable que el conector de la placa F2-221 conserve senales PCIe. Es muy probable que el fabricante reutilice el diseno de placa entre modelos de distintas bahias y diferencie funciones mediante el backplane.&lt;/p&gt;
&lt;h2 id=&#34;juicio-de-pares-diferenciales-pcie&#34;&gt;Juicio de pares diferenciales PCIe
&lt;/h2&gt;&lt;p&gt;Las lineas diferenciales PCIe suelen pasar a capas internas despues de entrar por vias, por lo que no se pueden seguir completamente solo con fotos. Una regla util es que, en disenos PCIe tradicionales, el par diferencial TX suele llevar capacitores de AC coupling.&lt;/p&gt;
&lt;p&gt;Hay que mirar la direccion al reves:&lt;/p&gt;
&lt;ul&gt;
&lt;li&gt;El &lt;code&gt;TX&lt;/code&gt; desde el punto de vista del controlador &lt;code&gt;ASM1061&lt;/code&gt; corresponde al &lt;code&gt;RX&lt;/code&gt; del lado CPU o placa base.&lt;/li&gt;
&lt;li&gt;El &lt;code&gt;RX&lt;/code&gt; desde el punto de vista del controlador &lt;code&gt;ASM1061&lt;/code&gt; corresponde al &lt;code&gt;TX&lt;/code&gt; del lado CPU o placa base.&lt;/li&gt;
&lt;li&gt;&lt;code&gt;REFCLK&lt;/code&gt; debe juzgarse junto con pares diferenciales vecinos y posicion de pistas.&lt;/li&gt;
&lt;/ul&gt;
&lt;p&gt;Este tipo de pinout es mas adecuado como material de ingenieria inversa de hardware que como especificacion oficial.&lt;/p&gt;
&lt;h2 id=&#34;verificacion-de-uso&#34;&gt;Verificacion de uso
&lt;/h2&gt;&lt;p&gt;El backplane F3 basado en este pinout ya paso estas verificaciones:&lt;/p&gt;
&lt;ul&gt;
&lt;li&gt;Las dos bahias SATA originales siguen disponibles.&lt;/li&gt;
&lt;li&gt;PCIe1 puede conectarse a una ranura M.2 M-key.&lt;/li&gt;
&lt;li&gt;El SSD NVMe puede ser reconocido por el BIOS.&lt;/li&gt;
&lt;li&gt;El NAS puede arrancar directamente desde el SSD NVMe.&lt;/li&gt;
&lt;li&gt;btrfs scrub no encontro errores de disco.&lt;/li&gt;
&lt;li&gt;El sistema funciono varias semanas desde el SSD NVMe sin anomalias evidentes.&lt;/li&gt;
&lt;/ul&gt;
&lt;p&gt;El SSD NVMe de prueba fue un Patriot P300 128GB. Resultado de &lt;code&gt;hdparm&lt;/code&gt;:&lt;/p&gt;
&lt;div class=&#34;highlight&#34;&gt;&lt;div class=&#34;chroma&#34;&gt;
&lt;table class=&#34;lntable&#34;&gt;&lt;tr&gt;&lt;td class=&#34;lntd&#34;&gt;
&lt;pre tabindex=&#34;0&#34; class=&#34;chroma&#34;&gt;&lt;code&gt;&lt;span class=&#34;lnt&#34;&gt;1
&lt;/span&gt;&lt;span class=&#34;lnt&#34;&gt;2
&lt;/span&gt;&lt;span class=&#34;lnt&#34;&gt;3
&lt;/span&gt;&lt;/code&gt;&lt;/pre&gt;&lt;/td&gt;
&lt;td class=&#34;lntd&#34;&gt;
&lt;pre tabindex=&#34;0&#34; class=&#34;chroma&#34;&gt;&lt;code class=&#34;language-text&#34; data-lang=&#34;text&#34;&gt;&lt;span class=&#34;line&#34;&gt;&lt;span class=&#34;cl&#34;&gt;/dev/nvme0n1:
&lt;/span&gt;&lt;/span&gt;&lt;span class=&#34;line&#34;&gt;&lt;span class=&#34;cl&#34;&gt; Timing cached reads:   4554 MB in  2.00 seconds = 2279.68 MB/sec
&lt;/span&gt;&lt;/span&gt;&lt;span class=&#34;line&#34;&gt;&lt;span class=&#34;cl&#34;&gt; Timing buffered disk reads: 1222 MB in  3.00 seconds = 407.22 MB/sec
&lt;/span&gt;&lt;/span&gt;&lt;/code&gt;&lt;/pre&gt;&lt;/td&gt;&lt;/tr&gt;&lt;/table&gt;
&lt;/div&gt;
&lt;/div&gt;&lt;p&gt;Esta velocidad encaja con el limite de PCIe Gen2 x1. No busca exprimir el rendimiento NVMe, sino reemplazar un SSD USB externo como disco interno de sistema.&lt;/p&gt;
&lt;h2 id=&#34;notas&#34;&gt;Notas
&lt;/h2&gt;&lt;p&gt;Este pinout sirve como referencia de ingenieria inversa y backplane casero, pero no debe tratarse como documentacion oficial.&lt;/p&gt;
&lt;ul&gt;
&lt;li&gt;El conector no es PCIe estandar; no se puede insertar directamente un dispositivo PCIe comun.&lt;/li&gt;
&lt;li&gt;Los pines &lt;code&gt;?&lt;/code&gt; no estan confirmados y no deben conectarse a circuitos criticos.&lt;/li&gt;
&lt;li&gt;PCIe2 no fue verificado por completo y tiene mas riesgo que PCIe1.&lt;/li&gt;
&lt;li&gt;&lt;code&gt;CLKREQ&lt;/code&gt; no esta sacado de forma completa segun el diseno M.2 convencional, por lo que ASPM puede no estar disponible.&lt;/li&gt;
&lt;li&gt;La alimentacion SATA incluye load switch y slow start relacionados con hot-plug; no basta con conectar solo las senales e ignorar el control de energia.&lt;/li&gt;
&lt;li&gt;Si quieres replicarlo, vuelve a medir tu propia placa y backplane. No dependas solo de fotos.&lt;/li&gt;
&lt;/ul&gt;
&lt;h2 id=&#34;enlaces-relacionados&#34;&gt;Enlaces relacionados
&lt;/h2&gt;&lt;ul&gt;
&lt;li&gt;Registro original del proyecto: &lt;a class=&#34;link&#34; href=&#34;https://codedbearder.com/posts/f3-backplane/&#34;  target=&#34;_blank&#34; rel=&#34;noopener&#34;
    &gt;I made a new backplane for my Terramaster F2-221 NAS&lt;/a&gt;&lt;/li&gt;
&lt;li&gt;Proyecto KiCad del backplane F3: &lt;a class=&#34;link&#34; href=&#34;https://github.com/arnarg/f3_backplane&#34;  target=&#34;_blank&#34; rel=&#34;noopener&#34;
    &gt;arnarg/f3_backplane&lt;/a&gt;&lt;/li&gt;
&lt;li&gt;CSV del pinout del backplane F3: &lt;a class=&#34;link&#34; href=&#34;https://github.com/arnarg/f3_backplane/blob/main/f3_backplane.csv&#34;  target=&#34;_blank&#34; rel=&#34;noopener&#34;
    &gt;f3_backplane.csv&lt;/a&gt;&lt;/li&gt;
&lt;li&gt;Prueba de aplicacion en F2-220: &lt;a class=&#34;link&#34; href=&#34;https://club.fnnas.com/forum.php?mod=viewthread&amp;amp;tid=55589&#34;  target=&#34;_blank&#34; rel=&#34;noopener&#34;
    &gt;铁威马F2-220折腾飞牛OS过程&lt;/a&gt;&lt;/li&gt;
&lt;/ul&gt;
</description>
        </item>
        <item>
        <title>Notas de pinout de M.2 Key E, Key B y Key M</title>
        <link>https://knightli.com/es/2026/04/15/m2-pinout-descriptions/</link>
        <pubDate>Wed, 15 Apr 2026 08:00:00 +0800</pubDate>
        
        <guid>https://knightli.com/es/2026/04/15/m2-pinout-descriptions/</guid>
        <description>&lt;p&gt;Este artículo cubre principalmente tres interfaces M.2 muy comunes en sistemas embebidos:&lt;/p&gt;
&lt;ul&gt;
&lt;li&gt;&lt;code&gt;Socket 1 - Key E&lt;/code&gt;&lt;/li&gt;
&lt;li&gt;&lt;code&gt;Socket 2 - Key B&lt;/code&gt;&lt;/li&gt;
&lt;li&gt;&lt;code&gt;Socket 3 - Key M&lt;/code&gt;&lt;/li&gt;
&lt;/ul&gt;
&lt;p&gt;El documento original se basa en &lt;strong&gt;PCI Express M.2 Specification Revision 3.0, Version 1.2&lt;/strong&gt;.&lt;/p&gt;
&lt;h2 id=&#34;01-socket-1---key-e&#34;&gt;01 Socket 1 - Key E
&lt;/h2&gt;&lt;p&gt;&lt;code&gt;Key E&lt;/code&gt; se usa habitualmente para módulos de conectividad, como tarjetas de expansión Wi-Fi / Bluetooth. El texto original señala que estas tarjetas suelen conectarse mediante &lt;code&gt;PCIe&lt;/code&gt; y &lt;code&gt;USB&lt;/code&gt;, mientras que el soporte de otros buses como &lt;code&gt;SDIO&lt;/code&gt; e &lt;code&gt;I2S&lt;/code&gt; depende de si el COM los soporta.&lt;/p&gt;
&lt;h3 id=&#34;pinout-description&#34;&gt;Pinout Description
&lt;/h3&gt;&lt;table&gt;
  &lt;thead&gt;
    &lt;tr&gt;
      &lt;th&gt;Left Pin&lt;/th&gt;
      &lt;th&gt;Left Signal&lt;/th&gt;
      &lt;th&gt;Right Signal&lt;/th&gt;
      &lt;th&gt;Right Pin&lt;/th&gt;
    &lt;/tr&gt;
  &lt;/thead&gt;
  &lt;tbody&gt;
    &lt;tr&gt;&lt;td&gt;74&lt;/td&gt;&lt;td&gt;3.3V&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;75&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;72&lt;/td&gt;&lt;td&gt;3.3V&lt;/td&gt;&lt;td&gt;RESERVED/REFCLKn1&lt;/td&gt;&lt;td&gt;73&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;70&lt;/td&gt;&lt;td&gt;UIM_POWER_SRC/GPIO_1/PEWAKE1#&lt;/td&gt;&lt;td&gt;RESERVED/REFCLKp1&lt;/td&gt;&lt;td&gt;71&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;68&lt;/td&gt;&lt;td&gt;UIM_POWER_SNK/CLKREQ1#&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;69&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;66&lt;/td&gt;&lt;td&gt;UIM_SWP/PERST1#&lt;/td&gt;&lt;td&gt;RESERVED/PERn1&lt;/td&gt;&lt;td&gt;67&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;64&lt;/td&gt;&lt;td&gt;RESERVED&lt;/td&gt;&lt;td&gt;RESERVED/PERp1&lt;/td&gt;&lt;td&gt;65&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;62&lt;/td&gt;&lt;td&gt;ALERT# (I)(0/1.8 V)&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;63&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;60&lt;/td&gt;&lt;td&gt;I2C_CLK (O)(0/1.8 V)&lt;/td&gt;&lt;td&gt;RESERVED/PETn1&lt;/td&gt;&lt;td&gt;61&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;58&lt;/td&gt;&lt;td&gt;I2C_DATA (I/O)(0/1.8 V)&lt;/td&gt;&lt;td&gt;RESERVED/PETp1&lt;/td&gt;&lt;td&gt;59&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;56&lt;/td&gt;&lt;td&gt;W_DISABLE1# (O)(0/3.3V)&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;57&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;54&lt;/td&gt;&lt;td&gt;W_DISABLE2# (O)(0/3.3V)&lt;/td&gt;&lt;td&gt;PEWAKE0# (I/O)(0/3.3V)&lt;/td&gt;&lt;td&gt;55&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;52&lt;/td&gt;&lt;td&gt;PERST0# (O)(0/3.3V)&lt;/td&gt;&lt;td&gt;CLKREQ0# (I/O)(0/3.3V)&lt;/td&gt;&lt;td&gt;53&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;50&lt;/td&gt;&lt;td&gt;SUSCLK(32kHz) (O)(0/3.3V)&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;51&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;48&lt;/td&gt;&lt;td&gt;COEX_TXD (O)(0/1.8V)&lt;/td&gt;&lt;td&gt;REFCLKn0&lt;/td&gt;&lt;td&gt;49&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;46&lt;/td&gt;&lt;td&gt;COEX_RXD (I)(0/1.8V)&lt;/td&gt;&lt;td&gt;REFCLKp0&lt;/td&gt;&lt;td&gt;47&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;44&lt;/td&gt;&lt;td&gt;COEX3 (I/O)(0/1.8V)&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;45&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;42&lt;/td&gt;&lt;td&gt;VENDOR DEFINED&lt;/td&gt;&lt;td&gt;PERn0&lt;/td&gt;&lt;td&gt;43&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;40&lt;/td&gt;&lt;td&gt;VENDOR DEFINED&lt;/td&gt;&lt;td&gt;PERp0&lt;/td&gt;&lt;td&gt;41&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;38&lt;/td&gt;&lt;td&gt;VENDOR DEFINED&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;39&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;36&lt;/td&gt;&lt;td&gt;UART RTS (O)(0/1.8V)&lt;/td&gt;&lt;td&gt;PETn0&lt;/td&gt;&lt;td&gt;37&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;34&lt;/td&gt;&lt;td&gt;UART CTS (I)(0/1.8V)&lt;/td&gt;&lt;td&gt;PETp0&lt;/td&gt;&lt;td&gt;35&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;32&lt;/td&gt;&lt;td&gt;UART TXD (O)(0/1.8V)&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;33&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td colspan=&#34;2&#34;&gt;Key E&lt;/td&gt;&lt;td colspan=&#34;2&#34;&gt;Key E&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td colspan=&#34;2&#34;&gt;Key E&lt;/td&gt;&lt;td colspan=&#34;2&#34;&gt;Key E&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td colspan=&#34;2&#34;&gt;Key E&lt;/td&gt;&lt;td colspan=&#34;2&#34;&gt;Key E&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td colspan=&#34;2&#34;&gt;Key E&lt;/td&gt;&lt;td&gt;SDIO RESET#/TX_BLANKING (O)(0/1.8V)&lt;/td&gt;&lt;td&gt;23&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;22&lt;/td&gt;&lt;td&gt;UART RXD (I)(0/1.8V)&lt;/td&gt;&lt;td&gt;SDIO WAKE# (I)(0/1.8V)&lt;/td&gt;&lt;td&gt;21&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;20&lt;/td&gt;&lt;td&gt;UART WAKE# (I)(0/3.3V)&lt;/td&gt;&lt;td&gt;SDIO DATA3(I/O)(0/1.8V)&lt;/td&gt;&lt;td&gt;19&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;18&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;SDIO DATA2(I/O)(0/1.8V)&lt;/td&gt;&lt;td&gt;17&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;16&lt;/td&gt;&lt;td&gt;LED_2# (I)(OD)&lt;/td&gt;&lt;td&gt;SDIO DATA1(I/O)(0/1.8V)&lt;/td&gt;&lt;td&gt;15&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;14&lt;/td&gt;&lt;td&gt;PCM_OUT/I2S SD_OUT (O)(0/1.8V)&lt;/td&gt;&lt;td&gt;SDIO DATA0(I/O)(0/1.8V)&lt;/td&gt;&lt;td&gt;13&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;12&lt;/td&gt;&lt;td&gt;PCM_IN/I2S SD_IN (I)(0/1.8V)&lt;/td&gt;&lt;td&gt;SDIO CMD(I/O)(0/1.8V)&lt;/td&gt;&lt;td&gt;11&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;10&lt;/td&gt;&lt;td&gt;PCM_SYNC/I2S WS (I/O)(0/1.8V)&lt;/td&gt;&lt;td&gt;SDIO CLK/SYSCLK (O)(0/1.8V)&lt;/td&gt;&lt;td&gt;9&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;8&lt;/td&gt;&lt;td&gt;PCM_CLK/I2S SCK (I/O)(0/1.8V)&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;7&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;6&lt;/td&gt;&lt;td&gt;LED_1# (I)(OD)&lt;/td&gt;&lt;td&gt;USB_D-&lt;/td&gt;&lt;td&gt;5&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;4&lt;/td&gt;&lt;td&gt;3.3V&lt;/td&gt;&lt;td&gt;USB_D+&lt;/td&gt;&lt;td&gt;3&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;2&lt;/td&gt;&lt;td&gt;3.3V&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;1&lt;/td&gt;&lt;/tr&gt;
  &lt;/tbody&gt;
&lt;/table&gt;
&lt;h3 id=&#34;notas&#34;&gt;Notas
&lt;/h3&gt;&lt;ul&gt;
&lt;li&gt;&lt;code&gt;M.2 Socket 1 - Key E&lt;/code&gt; se usa normalmente para conectividad, como módulos Wi-Fi / Bluetooth.&lt;/li&gt;
&lt;li&gt;Los condensadores de acoplamiento AC para &lt;code&gt;PCIe_TX+/-&lt;/code&gt; se colocan en el lado COM, mientras que los de &lt;code&gt;PCIe_RX+/-&lt;/code&gt; se colocan en la tarjeta M.2, por lo que la carrier board no necesita añadirlos otra vez.&lt;/li&gt;
&lt;li&gt;&lt;code&gt;CLKREQ#&lt;/code&gt; se usa para habilitar el reloj de referencia PCIe y debería conectarse al pin de output enable del buffer de reloj PCIe.&lt;/li&gt;
&lt;li&gt;Como &lt;code&gt;CLKREQ#&lt;/code&gt; es una señal open-drain activa en bajo controlada por la tarjeta M.2, el lado de la carrier board necesita una resistencia pull-up.&lt;/li&gt;
&lt;/ul&gt;
&lt;h2 id=&#34;02-socket-2---key-b&#34;&gt;02 Socket 2 - Key B
&lt;/h2&gt;&lt;p&gt;&lt;code&gt;Key B&lt;/code&gt; es común en SSDs SATA y PCIe, así como en algunos módulos WWAN. Una característica clave de este socket es el conjunto de cuatro pines de configuración, &lt;code&gt;CONFIG_0&lt;/code&gt; a &lt;code&gt;CONFIG_3&lt;/code&gt;, que permiten al sistema identificar qué interfaz host espera usar la tarjeta.&lt;/p&gt;
&lt;h3 id=&#34;pinout-description-1&#34;&gt;Pinout Description
&lt;/h3&gt;&lt;table&gt;
  &lt;thead&gt;
    &lt;tr&gt;
      &lt;th&gt;Left Pin&lt;/th&gt;
      &lt;th&gt;Left Signal&lt;/th&gt;
      &lt;th&gt;Right Signal&lt;/th&gt;
      &lt;th&gt;Right Pin&lt;/th&gt;
    &lt;/tr&gt;
  &lt;/thead&gt;
  &lt;tbody&gt;
    &lt;tr&gt;&lt;td&gt;74&lt;/td&gt;&lt;td&gt;3.3 V/VBAT&lt;/td&gt;&lt;td&gt;CONFIG_2&lt;/td&gt;&lt;td&gt;75&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;72&lt;/td&gt;&lt;td&gt;3.3 V/VBAT&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;73&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;70&lt;/td&gt;&lt;td&gt;3.3 V/VBAT&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;71&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;68&lt;/td&gt;&lt;td&gt;SUSCLK(32kHz) (O)(0/3.3V)&lt;/td&gt;&lt;td&gt;CONFIG_1&lt;/td&gt;&lt;td&gt;69&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;66&lt;/td&gt;&lt;td&gt;SIM DETECT (O)&lt;/td&gt;&lt;td&gt;RESET# (O)(0/1.8V)&lt;/td&gt;&lt;td&gt;67&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;64&lt;/td&gt;&lt;td&gt;COEX_RXD (I)(0/1.8V)&lt;/td&gt;&lt;td&gt;ANTCTL3 (I)(0/1.8V)&lt;/td&gt;&lt;td&gt;65&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;62&lt;/td&gt;&lt;td&gt;COEX_TXD (O)(0/1.8V)&lt;/td&gt;&lt;td&gt;ANTCTL2 (I)(0/1.8V)&lt;/td&gt;&lt;td&gt;63&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;60&lt;/td&gt;&lt;td&gt;COEX3 (I/O)(0/1.8V)&lt;/td&gt;&lt;td&gt;ANTCTL1 (I)(0/1.8V)&lt;/td&gt;&lt;td&gt;61&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;58&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;ANTCTL0 (I)(0/1.8V)&lt;/td&gt;&lt;td&gt;59&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;56&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;57&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;54&lt;/td&gt;&lt;td&gt;PEWAKE# (I/O)(0/3.3V)&lt;/td&gt;&lt;td&gt;REFCLKp&lt;/td&gt;&lt;td&gt;55&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;52&lt;/td&gt;&lt;td&gt;CLKREQ# (I/O)(0/3.3V)&lt;/td&gt;&lt;td&gt;REFCLKn&lt;/td&gt;&lt;td&gt;53&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;50&lt;/td&gt;&lt;td&gt;PERST# (O)(0/3.3V)&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;51&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;48&lt;/td&gt;&lt;td&gt;GPIO_4 (I/O)(0/1.8V)&lt;/td&gt;&lt;td&gt;PETp0/SATA-A+&lt;/td&gt;&lt;td&gt;49&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;46&lt;/td&gt;&lt;td&gt;GPIO_3 (I/O)(0/1.8V)&lt;/td&gt;&lt;td&gt;PETn0/SATA-A-&lt;/td&gt;&lt;td&gt;47&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;44&lt;/td&gt;&lt;td&gt;GPIO_2 (I/O)/ALERT# (I)/(0/1.8V)&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;45&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;42&lt;/td&gt;&lt;td&gt;GPIO_1 (I/O)/SMB_DATA (I/O)/(0/1.8V)&lt;/td&gt;&lt;td&gt;PERp0/SATA-B-&lt;/td&gt;&lt;td&gt;43&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;40&lt;/td&gt;&lt;td&gt;GPIO_0 (I/O)/SMB_CLK (I/O)/(0/1.8V)&lt;/td&gt;&lt;td&gt;PERn0/SATA-B+&lt;/td&gt;&lt;td&gt;41&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;38&lt;/td&gt;&lt;td&gt;DEVSLP (O)&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;39&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;36&lt;/td&gt;&lt;td&gt;UIM-PWR (I)&lt;/td&gt;&lt;td&gt;PETp1/USB3.1-Tx+/SSIC-TxP&lt;/td&gt;&lt;td&gt;37&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;34&lt;/td&gt;&lt;td&gt;UIM-DATA (I/O)&lt;/td&gt;&lt;td&gt;PETn1/USB3.1-Tx-/SSIC-TxN&lt;/td&gt;&lt;td&gt;35&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;32&lt;/td&gt;&lt;td&gt;UIM-CLK (I)&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;33&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;30&lt;/td&gt;&lt;td&gt;UIM-RESET (I)&lt;/td&gt;&lt;td&gt;PERp1/USB3.1-Rx+/SSIC-RxP&lt;/td&gt;&lt;td&gt;31&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;28&lt;/td&gt;&lt;td&gt;GPIO_8 (I/O) (0/1.8V)&lt;/td&gt;&lt;td&gt;PERn1/USB3.1-Rx-/SSIC-RxN&lt;/td&gt;&lt;td&gt;29&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;26&lt;/td&gt;&lt;td&gt;GPIO_10 (I/O) (0/1.8V)&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;27&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;24&lt;/td&gt;&lt;td&gt;GPIO_7 (I/O) (0/1.8V)&lt;/td&gt;&lt;td&gt;DPR (O) (0/1.8V)&lt;/td&gt;&lt;td&gt;25&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;22&lt;/td&gt;&lt;td&gt;GPIO_6 (I/O)(0/1.8V)&lt;/td&gt;&lt;td&gt;GPIO_11 (I/O) (0/1.8V)&lt;/td&gt;&lt;td&gt;23&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;20&lt;/td&gt;&lt;td&gt;GPIO_5 (I/O)(0/1.8V)&lt;/td&gt;&lt;td&gt;CONFIG_0&lt;/td&gt;&lt;td&gt;21&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td colspan=&#34;2&#34;&gt;Key B&lt;/td&gt;&lt;td colspan=&#34;2&#34;&gt;Key B&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td colspan=&#34;2&#34;&gt;Key B&lt;/td&gt;&lt;td colspan=&#34;2&#34;&gt;Key B&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td colspan=&#34;2&#34;&gt;Key B&lt;/td&gt;&lt;td colspan=&#34;2&#34;&gt;Key B&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td colspan=&#34;2&#34;&gt;Key B&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;11&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;10&lt;/td&gt;&lt;td&gt;GPIO_9/DAS/DSS (I/O)/LED_1# (I)(0/3.3V)&lt;/td&gt;&lt;td&gt;USB_D-&lt;/td&gt;&lt;td&gt;9&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;8&lt;/td&gt;&lt;td&gt;W_DISABLE1# (O)(0/3.3V)&lt;/td&gt;&lt;td&gt;USB_D+&lt;/td&gt;&lt;td&gt;7&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;6&lt;/td&gt;&lt;td&gt;FULL_CARD_POWER_OFF# (O)(0/1.8V or 3.3V)&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;5&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;4&lt;/td&gt;&lt;td&gt;3.3 V&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;3&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;2&lt;/td&gt;&lt;td&gt;3.3 V&lt;/td&gt;&lt;td&gt;CONFIG_3&lt;/td&gt;&lt;td&gt;1&lt;/td&gt;&lt;/tr&gt;
  &lt;/tbody&gt;
&lt;/table&gt;
&lt;h3 id=&#34;configuración-de-interfaz-host&#34;&gt;Configuración de interfaz host
&lt;/h3&gt;&lt;p&gt;El texto original explica que el sistema debería leer los cuatro pines &lt;code&gt;CONFIG_X&lt;/code&gt; para determinar el pinout / interfaz host seleccionado por la tarjeta instalada. Incluso cuando la tarjeta M.2 aún no tiene alimentación, el sistema debería mantener estos pines de configuración con pull-up al rail apropiado para poder leer su estado.&lt;/p&gt;
&lt;table&gt;
  &lt;thead&gt;
      &lt;tr&gt;
          &lt;th&gt;CONFIG_0 (Pin 21)&lt;/th&gt;
          &lt;th&gt;CONFIG_1 (Pin 69)&lt;/th&gt;
          &lt;th&gt;CONFIG_2 (Pin 75)&lt;/th&gt;
          &lt;th&gt;CONFIG_3 (Pin 1)&lt;/th&gt;
          &lt;th&gt;Host Interface&lt;/th&gt;
      &lt;/tr&gt;
  &lt;/thead&gt;
  &lt;tbody&gt;
      &lt;tr&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;SSD - SATA&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;SSD - PCIe&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;WWAN - PCIe (Port Configuration 0*)&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;WWAN - PCIe (Port Configuration 1*)&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;WWAN - PCIe, USB3.1 Gen1 (Port Configuration 0*)&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;WWAN - PCIe, USB3.1 Gen1 (Port Configuration 1*)&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;WWAN - PCIe, USB3.1 Gen1 (Port Configuration 2*)&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;WWAN - PCIe, USB3.1 Gen1 (Port Configuration 3*)&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;WWAN - SSIC (Port Configuration 0*)&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;WWAN - SSIC (Port Configuration 1*)&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;WWAN - SSIC (Port Configuration 2*)&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;WWAN - SSIC (Port Configuration 3*)&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;WWAN - PCIe (Port Configuration 2*)&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;WWAN - PCIe (Port Configuration 3*)&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;0&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;WWAN - PCIe, USB3.1 Gen1 (vendor defined)&lt;/td&gt;
      &lt;/tr&gt;
      &lt;tr&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;1&lt;/td&gt;
          &lt;td&gt;No Add-in Card Present&lt;/td&gt;
      &lt;/tr&gt;
  &lt;/tbody&gt;
&lt;/table&gt;
&lt;p&gt;Nota: para los detalles de cada &lt;code&gt;Port Configuration&lt;/code&gt;, el texto original sugiere volver a la especificación PCI Express M.2.&lt;/p&gt;
&lt;h3 id=&#34;notas-1&#34;&gt;Notas
&lt;/h3&gt;&lt;ul&gt;
&lt;li&gt;&lt;code&gt;Socket 2 - Key B&lt;/code&gt; se usa comúnmente para dispositivos de almacenamiento &lt;code&gt;PCIe&lt;/code&gt; o &lt;code&gt;SATA&lt;/code&gt;.&lt;/li&gt;
&lt;li&gt;&lt;code&gt;CONFIG_1&lt;/code&gt; puede usarse para cambiar la interfaz host:&lt;/li&gt;
&lt;li&gt;&lt;code&gt;CONFIG_1 = Low&lt;/code&gt; habilita &lt;code&gt;SATA&lt;/code&gt;&lt;/li&gt;
&lt;li&gt;&lt;code&gt;CONFIG_1 = High&lt;/code&gt; habilita &lt;code&gt;PCIe&lt;/code&gt;&lt;/li&gt;
&lt;li&gt;La segunda línea PCIe puede soportar dispositivos &lt;code&gt;PCIe x2&lt;/code&gt; como Intel Optane. Para funcionar realmente en &lt;code&gt;x2&lt;/code&gt;, las líneas PCIe del host también deben configurarse como un enlace &lt;code&gt;PCIe x2&lt;/code&gt;.&lt;/li&gt;
&lt;li&gt;Cuando está habilitado el modo &lt;code&gt;PCIe&lt;/code&gt;, la tarjeta M.2 no conecta &lt;code&gt;CONFIG_1&lt;/code&gt;, así que el lado de la carrier board necesita una resistencia pull-up.&lt;/li&gt;
&lt;li&gt;Si este socket M.2 se usa con un dispositivo de almacenamiento &lt;code&gt;SATA&lt;/code&gt;, &lt;code&gt;Pin 43&lt;/code&gt; debería conectarse al lado negativo del par diferencial &lt;code&gt;SATA Rx&lt;/code&gt;.&lt;/li&gt;
&lt;li&gt;Si este socket M.2 se usa con un dispositivo de almacenamiento &lt;code&gt;PCIe&lt;/code&gt;, &lt;code&gt;Pin 43&lt;/code&gt; debería conectarse al lado positivo del par diferencial &lt;code&gt;PCIe Rx&lt;/code&gt;.&lt;/li&gt;
&lt;/ul&gt;
&lt;h2 id=&#34;03-socket-3---key-m&#34;&gt;03 Socket 3 - Key M
&lt;/h2&gt;&lt;p&gt;&lt;code&gt;Key M&lt;/code&gt; se usa comúnmente para dispositivos de almacenamiento &lt;code&gt;PCIe&lt;/code&gt; o &lt;code&gt;SATA&lt;/code&gt;, especialmente SSDs de mayor ancho de banda. De forma similar a &lt;code&gt;Key B&lt;/code&gt;, también tiene una señal para seleccionar la interfaz host, pero aquí esa señal es &lt;code&gt;PEDET&lt;/code&gt;.&lt;/p&gt;
&lt;h3 id=&#34;pinout-description-2&#34;&gt;Pinout Description
&lt;/h3&gt;&lt;table&gt;
  &lt;thead&gt;
    &lt;tr&gt;
      &lt;th&gt;Left Pin&lt;/th&gt;
      &lt;th&gt;Left Signal&lt;/th&gt;
      &lt;th&gt;Right Signal&lt;/th&gt;
      &lt;th&gt;Right Pin&lt;/th&gt;
    &lt;/tr&gt;
  &lt;/thead&gt;
  &lt;tbody&gt;
    &lt;tr&gt;&lt;td&gt;74&lt;/td&gt;&lt;td&gt;3.3 V&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;75&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;72&lt;/td&gt;&lt;td&gt;3.3 V&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;73&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;70&lt;/td&gt;&lt;td&gt;3.3 V&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;71&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;68&lt;/td&gt;&lt;td&gt;SUSCLK (O)(0/3.3V)&lt;/td&gt;&lt;td&gt;PEDET&lt;/td&gt;&lt;td&gt;69&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td colspan=&#34;2&#34;&gt;Key M&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;67&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td colspan=&#34;2&#34;&gt;Key M&lt;/td&gt;&lt;td colspan=&#34;2&#34;&gt;Key M&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td colspan=&#34;2&#34;&gt;Key M&lt;/td&gt;&lt;td colspan=&#34;2&#34;&gt;Key M&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td colspan=&#34;2&#34;&gt;Key M&lt;/td&gt;&lt;td colspan=&#34;2&#34;&gt;Key M&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td colspan=&#34;2&#34;&gt;Key M&lt;/td&gt;&lt;td colspan=&#34;2&#34;&gt;Key M&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;58&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;57&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;56&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;REFCLKp&lt;/td&gt;&lt;td&gt;55&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;54&lt;/td&gt;&lt;td&gt;PEWAKE# (I/O)(0/3.3V) or NC&lt;/td&gt;&lt;td&gt;REFCLKn&lt;/td&gt;&lt;td&gt;53&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;52&lt;/td&gt;&lt;td&gt;CLKREQ# (I/O)(0/3.3V) or NC&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;51&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;50&lt;/td&gt;&lt;td&gt;PERST# (O)(0/3.3V) or NC&lt;/td&gt;&lt;td&gt;PETp0/SATA-A+&lt;/td&gt;&lt;td&gt;49&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;48&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;PETn0/SATA-A-&lt;/td&gt;&lt;td&gt;47&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;46&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;45&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;44&lt;/td&gt;&lt;td&gt;ALERT# (I) (0/1.8V)&lt;/td&gt;&lt;td&gt;PERp0/SATA-B-&lt;/td&gt;&lt;td&gt;43&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;42&lt;/td&gt;&lt;td&gt;SMB_DATA (I/O) (0/1.8V)&lt;/td&gt;&lt;td&gt;PERn0/SATA-B+&lt;/td&gt;&lt;td&gt;41&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;40&lt;/td&gt;&lt;td&gt;SMB_CLK (I/O)(0/1.8V)&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;39&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;38&lt;/td&gt;&lt;td&gt;DEVSLP (O)&lt;/td&gt;&lt;td&gt;PETp1&lt;/td&gt;&lt;td&gt;37&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;36&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;PETn1&lt;/td&gt;&lt;td&gt;35&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;34&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;33&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;32&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;PERp1&lt;/td&gt;&lt;td&gt;31&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;30&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;PERn1&lt;/td&gt;&lt;td&gt;29&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;28&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;27&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;26&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;PETp2&lt;/td&gt;&lt;td&gt;25&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;24&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;PETn2&lt;/td&gt;&lt;td&gt;23&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;22&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;21&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;20&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;PERp2&lt;/td&gt;&lt;td&gt;19&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;18&lt;/td&gt;&lt;td&gt;3.3 V&lt;/td&gt;&lt;td&gt;PERn2&lt;/td&gt;&lt;td&gt;17&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;16&lt;/td&gt;&lt;td&gt;3.3 V&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;15&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;14&lt;/td&gt;&lt;td&gt;3.3 V&lt;/td&gt;&lt;td&gt;PETp3&lt;/td&gt;&lt;td&gt;13&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;12&lt;/td&gt;&lt;td&gt;3.3 V&lt;/td&gt;&lt;td&gt;PETn3&lt;/td&gt;&lt;td&gt;11&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;10&lt;/td&gt;&lt;td&gt;DAS/DSS (I/O)/LED_1# (I)(0/3.3V)&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;9&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;8&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;PERp3&lt;/td&gt;&lt;td&gt;7&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;6&lt;/td&gt;&lt;td&gt;NC&lt;/td&gt;&lt;td&gt;PERn3&lt;/td&gt;&lt;td&gt;5&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;4&lt;/td&gt;&lt;td&gt;3.3 V&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;3&lt;/td&gt;&lt;/tr&gt;
    &lt;tr&gt;&lt;td&gt;2&lt;/td&gt;&lt;td&gt;3.3 V&lt;/td&gt;&lt;td&gt;GND&lt;/td&gt;&lt;td&gt;1&lt;/td&gt;&lt;/tr&gt;
  &lt;/tbody&gt;
&lt;/table&gt;
&lt;h3 id=&#34;notas-2&#34;&gt;Notas
&lt;/h3&gt;&lt;ul&gt;
&lt;li&gt;&lt;code&gt;Socket 3 - Key M&lt;/code&gt; se usa comúnmente para dispositivos de almacenamiento &lt;code&gt;PCIe&lt;/code&gt; o &lt;code&gt;SATA&lt;/code&gt;.&lt;/li&gt;
&lt;li&gt;&lt;code&gt;PEDET&lt;/code&gt; se usa para seleccionar la interfaz host, y la tarjeta M.2 indica el modo según cómo esté cableada:&lt;/li&gt;
&lt;li&gt;&lt;code&gt;PEDET = Low&lt;/code&gt; significa que &lt;code&gt;SATA&lt;/code&gt; está habilitado, lo cual se hace conectando &lt;code&gt;PEDET&lt;/code&gt; a &lt;code&gt;GND&lt;/code&gt; en la tarjeta M.2&lt;/li&gt;
&lt;li&gt;&lt;code&gt;PEDET = High&lt;/code&gt; significa que &lt;code&gt;PCIe&lt;/code&gt; está habilitado, lo cual se hace dejando &lt;code&gt;PEDET&lt;/code&gt; sin conectar en la tarjeta M.2&lt;/li&gt;
&lt;li&gt;Para máximo ancho de banda, las cuatro líneas PCIe deberían configurarse como un enlace &lt;code&gt;x4&lt;/code&gt;.&lt;/li&gt;
&lt;li&gt;Cuando el modo &lt;code&gt;PCIe&lt;/code&gt; está habilitado, la tarjeta M.2 no conecta &lt;code&gt;PEDET&lt;/code&gt;, así que el lado de la carrier board necesita una resistencia pull-up.&lt;/li&gt;
&lt;li&gt;Si este socket se usa con un dispositivo de almacenamiento &lt;code&gt;SATA&lt;/code&gt;, &lt;code&gt;Pin 43&lt;/code&gt; debería conectarse al lado negativo del par diferencial &lt;code&gt;SATA Rx&lt;/code&gt;.&lt;/li&gt;
&lt;li&gt;Si este socket se usa con un dispositivo de almacenamiento &lt;code&gt;PCIe&lt;/code&gt;, &lt;code&gt;Pin 43&lt;/code&gt; debería conectarse al lado positivo del par diferencial &lt;code&gt;PCIe Rx&lt;/code&gt;.&lt;/li&gt;
&lt;/ul&gt;
&lt;h2 id=&#34;04-resumen-rápido&#34;&gt;04 Resumen rápido
&lt;/h2&gt;&lt;p&gt;Si solo quieres las conclusiones más rápidas de este artículo, estos son los puntos principales:&lt;/p&gt;
&lt;ul&gt;
&lt;li&gt;&lt;code&gt;Key E&lt;/code&gt; apunta principalmente a módulos de conectividad como Wi-Fi / Bluetooth.&lt;/li&gt;
&lt;li&gt;&lt;code&gt;Key B&lt;/code&gt; es común en SSDs SATA / PCIe y también puede aparecer en módulos WWAN.&lt;/li&gt;
&lt;li&gt;&lt;code&gt;Key M&lt;/code&gt; se usa principalmente para almacenamiento de mayor ancho de banda, especialmente SSDs PCIe.&lt;/li&gt;
&lt;li&gt;&lt;code&gt;Key B&lt;/code&gt; usa &lt;code&gt;CONFIG_0 ~ CONFIG_3&lt;/code&gt; para identificar la configuración de interfaz.&lt;/li&gt;
&lt;li&gt;&lt;code&gt;Key M&lt;/code&gt; usa &lt;code&gt;PEDET&lt;/code&gt; para distinguir entre &lt;code&gt;SATA&lt;/code&gt; y &lt;code&gt;PCIe&lt;/code&gt;.&lt;/li&gt;
&lt;li&gt;Señales como &lt;code&gt;CLKREQ#&lt;/code&gt;, &lt;code&gt;CONFIG_1&lt;/code&gt; y &lt;code&gt;PEDET&lt;/code&gt; necesitan pull-ups en la carrier board en algunos modos.&lt;/li&gt;
&lt;/ul&gt;
&lt;p&gt;Si planeas diseñar una carrier board o una interfaz de socket alrededor de estas definiciones, sigue siendo buena idea comparar este resumen con la fuente original y la especificación PCI Express M.2, especialmente para &lt;code&gt;Port Configuration&lt;/code&gt;, mapeo de líneas PCIe y pines compartidos entre SATA y PCIe.&lt;/p&gt;
&lt;h2 id=&#34;referencias&#34;&gt;Referencias
&lt;/h2&gt;&lt;ul&gt;
&lt;li&gt;Material fuente: &lt;a class=&#34;link&#34; href=&#34;https://wiki.congatec.com/wiki/M.2_Pinout_Descriptions_and_Reference_Designs_%28AN43%29&#34;  target=&#34;_blank&#34; rel=&#34;noopener&#34;
    &gt;https://wiki.congatec.com/wiki/M.2_Pinout_Descriptions_and_Reference_Designs_(AN43)&lt;/a&gt;&lt;/li&gt;
&lt;/ul&gt;
</description>
        </item>
        <item>
        <title>Pinout del conector de alimentación Intel ATX12VO</title>
        <link>https://knightli.com/es/2022/05/26/intel-atx12vo-power-connector-pinout/</link>
        <pubDate>Thu, 26 May 2022 00:00:00 +0000</pubDate>
        
        <guid>https://knightli.com/es/2022/05/26/intel-atx12vo-power-connector-pinout/</guid>
        <description>&lt;p&gt;ATX12VO es el diseño de alimentación de escritorio solo 12V impulsado por Intel. Frente a las fuentes ATX tradicionales, elimina la mayoría de rieles de 3.3V y 5V del lado de la fuente y entrega principalmente 12V a la placa base.&lt;/p&gt;
&lt;p&gt;La placa base realiza después la conversión local para 5V, 3.3V y otros rieles de menor voltaje.&lt;/p&gt;
&lt;h2 id=&#34;por-qué-existe-atx12vo&#34;&gt;Por Qué Existe ATX12VO
&lt;/h2&gt;&lt;p&gt;El objetivo de ATX12VO es mejorar la eficiencia en espera y simplificar la estructura de salida de la fuente.&lt;/p&gt;
&lt;p&gt;Las fuentes ATX tradicionales entregan varios rieles, como 12V, 5V y 3.3V. Pero los PCs modernos consumen la mayor parte de la energía desde 12V. Mantener varios rieles de bajo voltaje activos dentro de la fuente puede reducir la eficiencia, especialmente con poca carga.&lt;/p&gt;
&lt;p&gt;ATX12VO traslada más conversión a la placa base.&lt;/p&gt;
&lt;h2 id=&#34;diferencia-del-conector&#34;&gt;Diferencia Del Conector
&lt;/h2&gt;&lt;p&gt;Las placas ATX tradicionales suelen usar un conector principal de 24 pines.&lt;/p&gt;
&lt;p&gt;ATX12VO usa un conector principal más pequeño porque transporta sobre todo 12V y señales de control. No ofrece el mismo conjunto de pines de 3.3V y 5V que un ATX de 24 pines.&lt;/p&gt;
&lt;p&gt;Esto significa que fuentes y placas ATX12VO no son intercambiables directamente con hardware ATX estándar, salvo que la plataforma lo soporte explícitamente.&lt;/p&gt;
&lt;h2 id=&#34;notas-prácticas&#34;&gt;Notas Prácticas
&lt;/h2&gt;&lt;p&gt;Al revisar un sistema ATX12VO, presta atención a:&lt;/p&gt;
&lt;ul&gt;
&lt;li&gt;compatibilidad de la placa base;&lt;/li&gt;
&lt;li&gt;tipo de conector de la fuente;&lt;/li&gt;
&lt;li&gt;soporte de alimentación SATA;&lt;/li&gt;
&lt;li&gt;conversión de 5V y 3.3V en la placa;&lt;/li&gt;
&lt;li&gt;comportamiento de energía en espera;&lt;/li&gt;
&lt;li&gt;cableado específico del fabricante.&lt;/li&gt;
&lt;/ul&gt;
&lt;p&gt;No conectes cables solo por la forma del conector. Confirma siempre el pinout y la documentación de la plataforma.&lt;/p&gt;
&lt;h2 id=&#34;resumen&#34;&gt;Resumen
&lt;/h2&gt;&lt;p&gt;ATX12VO es un diseño centrado en 12V. Puede mejorar la eficiencia y simplificar la salida de la fuente, pero cambia la distribución de energía. La compatibilidad debe comprobarse a nivel de placa base y fuente antes de reutilizar o modificar hardware.&lt;/p&gt;
</description>
        </item>
        <item>
        <title>Pinout del conector de alimentación PCI-E 6 pines y 6&#43;2 pines para GPU</title>
        <link>https://knightli.com/es/2022/05/26/pcie-6pin-8pin-gpu-power-connector-pinout/</link>
        <pubDate>Thu, 26 May 2022 00:00:00 +0000</pubDate>
        
        <guid>https://knightli.com/es/2022/05/26/pcie-6pin-8pin-gpu-power-connector-pinout/</guid>
        <description>&lt;p&gt;Las tarjetas gráficas dedicadas modernas normalmente no pueden depender solo de la ranura PCI-E para alimentarse. Las GPU de gama media y alta necesitan energía adicional mediante conectores auxiliares PCI-E, normalmente de 6 pines o 6+2 pines.&lt;/p&gt;
&lt;h2 id=&#34;por-qué-se-necesita-alimentación-extra&#34;&gt;Por Qué Se Necesita Alimentación Extra
&lt;/h2&gt;&lt;p&gt;La ranura PCI-E ofrece una potencia limitada. Cuando una GPU necesita más energía de la que la ranura puede entregar de forma segura, la tarjeta usa conectores PCI-E externos desde la fuente.&lt;/p&gt;
&lt;p&gt;Los tipos más comunes son:&lt;/p&gt;
&lt;ul&gt;
&lt;li&gt;PCI-E de 6 pines;&lt;/li&gt;
&lt;li&gt;PCI-E de 6+2 pines, usable como 6 u 8 pines.&lt;/li&gt;
&lt;/ul&gt;
&lt;p&gt;&lt;img src=&#34;https://knightli.com/2022/05/26/pci-e-%E6%98%BE%E5%8D%A1-%E4%BE%9B%E7%94%B5-%E6%8E%A5%E5%8F%A3%E5%AE%9A%E4%B9%89/1.png&#34;
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&gt;&lt;/p&gt;
&lt;p&gt;&lt;img src=&#34;https://knightli.com/2022/05/26/pci-e-%E6%98%BE%E5%8D%A1-%E4%BE%9B%E7%94%B5-%E6%8E%A5%E5%8F%A3%E5%AE%9A%E4%B9%89/2.jpg&#34;
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&gt;&lt;/p&gt;
&lt;h2 id=&#34;6-pines-y-62-pines&#34;&gt;6 Pines Y 6+2 Pines
&lt;/h2&gt;&lt;p&gt;Un conector 6+2 pines es básicamente un conector de 8 pines dividido en 6 pines más 2 pines adicionales. Este diseño mejora la compatibilidad, permitiendo usar el mismo cable con tarjetas que requieren entrada de 6 u 8 pines.&lt;/p&gt;
&lt;p&gt;La diferencia no es de rendimiento por sí misma. Se trata sobre todo de compatibilidad y capacidad de alimentación.&lt;/p&gt;
&lt;h2 id=&#34;capacidad-de-potencia&#34;&gt;Capacidad De Potencia
&lt;/h2&gt;&lt;p&gt;Los conectores auxiliares PCI-E entregan principalmente 12V.&lt;/p&gt;
&lt;p&gt;En términos físicos, un conector de 6 pines tiene menos líneas de 12V y tierra que uno de 8 pines. Un conector 6+2 u 8 pines puede transportar más corriente.&lt;/p&gt;
&lt;p&gt;Sin embargo, la capacidad física del conector y los límites de la especificación PCI-E no son lo mismo. En la especificación PCI-E, un conector de 6 pines suele estar limitado a 75W, mientras que uno de 8 pines suele estar limitado a 150W.&lt;/p&gt;
&lt;h2 id=&#34;consejos-prácticos&#34;&gt;Consejos Prácticos
&lt;/h2&gt;&lt;p&gt;Al conectar la alimentación de una GPU:&lt;/p&gt;
&lt;ul&gt;
&lt;li&gt;usa cables PCI-E dedicados de la fuente;&lt;/li&gt;
&lt;li&gt;evita mezclar cables modulares de fuentes de marcas distintas;&lt;/li&gt;
&lt;li&gt;no sobrecargues un solo cable con demasiados adaptadores;&lt;/li&gt;
&lt;li&gt;revisa la potencia recomendada por el fabricante de la GPU;&lt;/li&gt;
&lt;li&gt;asegúrate de insertar completamente el conector.&lt;/li&gt;
&lt;/ul&gt;
&lt;p&gt;Un conector flojo o sobrecargado puede causar bloqueos, sobrecalentamiento o daños.&lt;/p&gt;
&lt;h2 id=&#34;resumen&#34;&gt;Resumen
&lt;/h2&gt;&lt;p&gt;Los conectores PCI-E de 6 pines y 6+2 pines entregan energía adicional de 12V a la tarjeta gráfica. El diseño 6+2 mejora la compatibilidad con conectores de GPU de 6 y 8 pines. Sigue siempre la documentación de la GPU y de la fuente al cablear tarjetas de alto consumo.&lt;/p&gt;
</description>
        </item>
        <item>
        <title>Distribución de pines del conector de alimentación ATX</title>
        <link>https://knightli.com/es/2022/03/24/atx-power-connector-pinout/</link>
        <pubDate>Thu, 24 Mar 2022 00:00:00 +0000</pubDate>
        
        <guid>https://knightli.com/es/2022/03/24/atx-power-connector-pinout/</guid>
        <description>&lt;h2 id=&#34;distribución-de-pines-atx-de-20-pines&#34;&gt;Distribución de pines ATX de 20 pines
&lt;/h2&gt;&lt;p&gt;&lt;img src=&#34;https://knightli.com/2022/03/24/atx%E7%94%B5%E6%BA%90-%E6%8E%A5%E5%8F%A3%E5%AE%9A%E4%B9%89/1.png&#34;
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&gt;&lt;/p&gt;
&lt;h2 id=&#34;distribución-de-pines-atx-de-24-pines&#34;&gt;Distribución de pines ATX de 24 pines
&lt;/h2&gt;&lt;p&gt;&lt;img src=&#34;https://knightli.com/2022/03/24/atx%E7%94%B5%E6%BA%90-%E6%8E%A5%E5%8F%A3%E5%AE%9A%E4%B9%89/2.png&#34;
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&gt;&lt;/p&gt;
&lt;h2 id=&#34;distribución-de-pines-de-cpu-de-4-pines&#34;&gt;Distribución de pines de CPU de 4 pines
&lt;/h2&gt;&lt;p&gt;&lt;img src=&#34;https://knightli.com/2022/03/24/atx%E7%94%B5%E6%BA%90-%E6%8E%A5%E5%8F%A3%E5%AE%9A%E4%B9%89/3.png&#34;
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&gt;&lt;/p&gt;
&lt;h2 id=&#34;distribución-de-pines-del-conector-4d&#34;&gt;Distribución de pines del conector 4D
&lt;/h2&gt;&lt;p&gt;&lt;img src=&#34;https://knightli.com/2022/03/24/atx%E7%94%B5%E6%BA%90-%E6%8E%A5%E5%8F%A3%E5%AE%9A%E4%B9%89/4.png&#34;
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&gt;&lt;/p&gt;
&lt;h2 id=&#34;distribución-de-pines-de-gpu-de-6-pines-pci-express-de-6-pines&#34;&gt;Distribución de pines de GPU de 6 pines (PCI Express de 6 pines)
&lt;/h2&gt;&lt;p&gt;&lt;img src=&#34;https://knightli.com/2022/03/24/atx%E7%94%B5%E6%BA%90-%E6%8E%A5%E5%8F%A3%E5%AE%9A%E4%B9%89/7.png&#34;
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&gt;&lt;/p&gt;
&lt;h2 id=&#34;distribución-de-pines-de-gpu-de-62-pines-pci-express-de-8-pines&#34;&gt;Distribución de pines de GPU de 6+2 pines (PCI Express de 8 pines)
&lt;/h2&gt;&lt;p&gt;&lt;img src=&#34;https://knightli.com/2022/03/24/atx%E7%94%B5%E6%BA%90-%E6%8E%A5%E5%8F%A3%E5%AE%9A%E4%B9%89/8.png&#34;
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&gt;&lt;/p&gt;
&lt;h2 id=&#34;distribución-de-pines-de-alimentación-sata&#34;&gt;Distribución de pines de alimentación SATA
&lt;/h2&gt;&lt;p&gt;&lt;img src=&#34;https://knightli.com/2022/03/24/atx%E7%94%B5%E6%BA%90-%E6%8E%A5%E5%8F%A3%E5%AE%9A%E4%B9%89/9.png&#34;
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&gt;&lt;/p&gt;
&lt;h2 id=&#34;diagrama-completo-de-atx&#34;&gt;Diagrama completo de ATX
&lt;/h2&gt;&lt;p&gt;&lt;img src=&#34;https://knightli.com/2022/03/24/atx%E7%94%B5%E6%BA%90-%E6%8E%A5%E5%8F%A3%E5%AE%9A%E4%B9%89/ATX-power-supply-all.gif&#34;
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&gt;&lt;/p&gt;
&lt;h2 id=&#34;referencias-de-colores-de-cables&#34;&gt;Referencias de colores de cables
&lt;/h2&gt;&lt;ul&gt;
&lt;li&gt;Rojo: +5V, rieles lógicos y algo de energía del dispositivo&lt;/li&gt;
&lt;li&gt;Amarillo: +12 V, CPU/GPU y principales rieles de alimentación&lt;/li&gt;
&lt;li&gt;Naranja: +3,3 V, rieles comunes de placa base/dispositivo&lt;/li&gt;
&lt;li&gt;Púrpura: +5VSB, carril de espera (activación USB, funciones de espera)&lt;/li&gt;
&lt;li&gt;Negro: GND (0V)&lt;/li&gt;
&lt;li&gt;Verde: PS_ON (cortocircuito a GND para iniciar la fuente de alimentación)&lt;/li&gt;
&lt;li&gt;Gris: Alimentación buena (PWR_OK)&lt;/li&gt;
&lt;/ul&gt;
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        </item>
        
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